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// Verilog module name - signaling_receive_process
// Version: V4.1.0.20221208
// Created:
//         by - fenglin
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// Description:
//         
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`timescale 1ns/1ps

module signaling_receive_process 
(
    i_clk  ,
    i_rst_n,
	
    iv_data                               ,
    i_data_wr                             ,
    
	ov_data                               ,
	o_data_wr                             
);

// I/O
// clk & rst
input                   i_clk  ;
input                   i_rst_n; 
// pkt input            						          
input      [8:0]	    iv_data        ;
input     	            i_data_wr      ;
// pkt output to NMA
output reg [8:0]	    ov_data        ;
output reg	            o_data_wr      ;
//***************************************************
//               packet process
//***************************************************
always @(posedge i_clk or negedge i_rst_n) begin
    if(!i_rst_n)begin
		ov_data                  <= 9'b0 ;
        o_data_wr                <= 1'b0 ;      
    end
    else begin
		ov_data                  <= 9'b0 ;
        o_data_wr                <= 1'b0 ;         
    end
end
endmodule